Я собираюсь начать кодирование базового множителя сдвига и сдвигового разделителя структурно в Verilog, но я хотел сначала выяснить, каковы ожидаемые задержки распространения. Кто-нибудь знает уравнения задержки распространения для основных множителей и делителей сдвига?Verilog Multiplier/Divider Expagation Delay
Может быть, более конкретным может помочь нам более точно ответить на ваш вопрос. Ожидаемые задержки и фактическое оборудование зависят от метода, который вы используете для реализации вашей схемы.
Может быть this PDF может предоставить некоторую помощь в отношении моделирования и времени.
Это не только зависит от используемой множительной и разделительной архитектуры, но и от process и напряжения, на котором вы запускаете схему.
Например, при 350нм, 1.3В, вы будете бороться за соответствие времени на частоте 100 МГц. В то время как при 14nm, 1.0v @ 1GHz у вас не будет проблем.
Если у вас есть руководство для вашей стандартной библиотеки ячеек, он должен перечислять задержки распространения для заданного напряжения для каждой ячейки.