Как удалить бесполезные регистры, созданные с помощью бурового долота?

Question

Когда я синтезировать Verilog модуль, порожденный зубила, у меня есть этот тип предупреждения (много!):

Warning (10036): Verilog HDL or VHDL warning at Polynomial.v(26): object "T98" assigned a value but never read 

Есть ли возможность удалить этот тип «бесполезных» сигналов, когда я генерировать Verilog код?

Я генерировать Verilog с помощью этой опции в коде лестницу:

object PolynomialMain { 
    def main(args: Array[String]): Unit = { 
    chiselMain(Array("--backend", "v"),() => Module(new Polynomial())) 
    } 
} 

А вот мой built.sbt:

libraryDependencies += "edu.berkeley.cs" %% "chisel" % "2.3-SNAPSHOT" 

scalaVersion := "2.11.6" 

scalacOptions ++= Seq("-deprecation", 
         "-feature", 
         "-unchecked", 
         "-language:reflectiveCalls") 

Answer 1

Я не думаю, что это (пока еще нет, то есть).

Буровое долото много тянет на инструменты нижнего уровня. Например, ваши инструменты синтеза будут с радостью игнорировать дополнительные неиспользуемые регистры, и это упростит Chisel, чтобы не выполнять сам анализ.

Однако это определенно то, что должно быть рассмотрено в будущем, так как это плохая форма для генерации кода с таким количеством предупреждений!