Почему инструкции по сборке занимают 4 цикла в сборке ARM?

Question

Инструкции памяти, такие как ldr, str или b, выполняют 4 цикла в сборке ARM. Это потому, что каждая ячейка памяти имеет длину 4 байта?

Answer 1

ARM имеет конвейерную архитектуру. Каждый тактовый цикл продвигает трубопровод на один шаг (например, fetch/decode/execute/read ...). Поскольку конвейер непрерывно подается, общее время выполнения каждой команды может приближаться к 1 циклу, но фактическое время для отдельной команды от «выборки» до завершения может быть 3+ циклами. ARM имеет хорошее объяснение на своем сайте:

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0222b/ch01s01s01.html

Латентность памяти добавляет еще один уровень усложнения этой идеи. ARM использует многоуровневую систему кэширования, целью которой является получение наиболее часто используемых данных в наименьшее количество циклов. Даже чтение из самого быстрого (L0) кэша включает в себя несколько циклов латентности. Конвейер включает средства, позволяющие завершить запросы на чтение позднее, если данные не будут использоваться сразу. Это легче понять на примере:

LDR R0,[R1] 
MOV R2,R3 // Allow time for memory read to occur 
ADD R4,R4,#200 // by interleaving other instructions 
CMP R0,#0 // before trying to use the value 

// By trying to access the data immediately, this will cause a pipeline 
// 'stall' and waste time waiting for the data to become available. 
LDR R0,[R1] 
CMP R0,#0 // Wastes at least 1 cycle due to pipeline not having the data 

Идея заключается в том, чтобы скрыть присущие латентности в трубопроводе и, если вы можете, скрыть дополнительные задержки в доступе к памяти, задерживая зависимости регистров (ака инструкции чередования) ,