Когерентность кэш-памяти RISC-V

Question

Для процессора RISC-V Rocket, какую политику записи используют кэши (например, Write Back + Allocate, Write Through + No Allocate)? Как кэширование L1 связывается с кэшами L2 в RISC-V?

Answer 1

RISC-V - это ISA (архитектура набора инструкций), а не процессор. Таким образом, ISA не имеет ничего общего с политиками обратной записи кэша или схемой согласованности. Эти решения оставляют за собой отдельные команды разработчиков процессоров. На самом деле им даже не нужны кэши.

Единственное, что RISC-V говорит о памяти, это «модель согласованности памяти». RISC-V использует довольно расслабленную модель согласованности, и поэтому два потока RISC-V могут видеть две различные последовательности/перемежения операций с памятью (в отличие от «последовательной согласованности», где все потоки видят одно и то же чередование).

---

Редактировать (теперь вопрос уточняет он только спрашивает о процессоре Rocket Berkeley):

По состоянию на 2015 сентября 9, кэш L1 Rocket является обратной записи + выделить. L1 сохраняются согласованными по запросам snoop. Каждое ядро ​​Rocket находится на «Rocket Tile», которое содержит L1.

Дополнительный L2 находится вне ракетных плиток. Ракетные плиты разрешают доступ к одному L2. L2 включен и содержит все данные L1. Тем не менее, L2 может содержать устаревшие данные, но если ядро ​​запрашивает эти данные, L2 будет знать, какой L1 содержит текущую копию данных, и, при необходимости, отправит запрос на освобождение.