мне нужно проверить paramterized модуля в Verilog, например:Specman параметризованного Unit
module A #(PAR1, PAR2, PAR3) (/*input, outputs*/);
Этот модуль инстанциируется несколько раз с различными значениями параметров.
Мне нужно создать модуль SPECMAN, который может получить PARAMETERs как константу для объявления переменной/порта. Эти параметры также используются для логического расчета.
Я не мог найти способ передать ПАРАМЕТРЫ в блок specman, как это можно сделать в verilog.
Возможно ли это?
Если нет - есть ли альтернативное решение?
Создание портов достаточно велико, не является стабильным решением. Был опробован, но он создает проблемы при сравнении случайных значений. Решение параметрического типа в блоке шаблона было точным. –