SystemVerilog Индекс массива

Question

у меня есть модуль, как это:

module ArrayTest(input logic clk, [9:0] sindex, output shortint OBYTE); 
shortint ima_step_table[89] = { 
    7, 8, 9, 10, 11, 12, 13, 14, 16, 17, 
    19, 21, 23, 25, 28, 31, 34, 37, 41, 45, 
    50, 55, 60, 66, 73, 80, 88, 97, 107, 118, 
    130, 143, 157, 173, 190, 209, 230, 253, 279, 307, 
    337, 371, 408, 449, 494, 544, 598, 658, 724, 796, 
    876, 963, 1060, 1166, 1282, 1411, 1552, 1707, 1878, 2066, 
    2272, 2499, 2749, 3024, 3327, 3660, 4026, 4428, 4871, 5358, 
    5894, 6484, 7132, 7845, 8630, 9493, 10442, 11487, 12635, 13899, 
    15289, 16818, 18500, 20350, 22385, 24623, 27086, 29794, 32767 
}; 
initial begin 
    OBYTE <= -1; 
end 

always@ (posedge clk) begin 
    OBYTE = ima_step_table[sindex]; 
end 
endmodule 

Я использую Digilent Basys3 доску и CLK является его часами. sindex переключается на fpga и показывает вывод OBYTE со светодиодами. Проблема в том, что он не показывает правильное значение. Он показывает 7, первое значение, когда sindex находится между 88-95 или 120-127, что означает, что sindex [6], [4], [3] равны 1. Для любого другого значения sindex оно показывает 0. Я понятия не имею почему это происходит.

Спасибо за любую помощь.

Answer 1

Я думаю, как вы моделируете и инициализируете массив как таблицу циклов, зависит от уровня поддержки SystemVerilog из вашего инструмента синтеза. В SystemVerilog я бы назвал ima_step_table как parameter или const, чтобы указать, что он никогда не должен быть написан. Но многие инструменты синтеза по-прежнему поддерживают только синтаксис Verilog-1995, который дает вам только выбор блока initial для инициализации массива. Verilog-2001 добавила инициализацию объявления переменной, но не для массивов. SystemVerilog добавляет литералы массива и возможность объявлять массив как parameter или const