Почему смешанный выходной сигнал изменяется только на 1ns, 2ns, 3ns ...?

Question

Я пытаюсь моделировать аналоговый & цифровой имитации (Cadence Virtuoso версия 6)

Я делаю простой счетчик в Verilog код и мне удается проверить цифровую симуляцию. Но когда я пробовал моделирование смешанного сигнала (используя только 2 цепи инвертора для аналоговой части для Clk // сброс на цифровой счетчик), я обнаружил, что цифровой выход изменяется только с несколькими моментами 1ns (1ns, 2ns, 3ns, 4ns)

Даже я делаю период Clk 100ps, счетчик изменяет только 1ns, 2ns, 3ns. (В симуляции verilog было совершенно нормально.)

Answer 1

Проверьте свою временную шкалу. Я ожидаю, что у вас будет что-то вроде: `timescale 1ns/1ns Первое значение - единица, второе - разрешение. Поскольку инициализация различна для цифровых и смешанных симуляторов сигналов, это может быть разным в обоих случаях. В противном случае это может быть связано с подключенными модулями, которые вы, вероятно, вставили между аналоговыми и цифровыми доменами (только в случае ams).