Кастинг в System Verilog struct и ссылочный элемент

Question

Я хотел бы передать вектор в структуру и извлечь элемент в том же самом выражении. Это возможно? В противном случае мне пришлось бы назначить временную переменную, которая является уродливой.

Например:

typedef struct packed { logic a; logic b } struct_t; 
struct_t my_struct; 

logic [1:0] foo; 
assign bar = struct_t'(foo).a; 

^^^^^ Это, по-видимому, не допускается! Зачем ?

Answer 1

Согласно спецификации, это не похоже на действительный синтаксис. Я уверен, что доступ к члену разрешен только для идентификаторов, а не для произвольного выражения.

Answer 2

Согласен, было бы неплохо иметь возможность сделать это, но это запрещено на этом языке. SystemVerilog LRM (IEEE 1800-2009) объясняет это в Разделе 23.7.

Иерархическое имя и член выбора в долю структуры, союз, класса или объект covergroup той же синтаксической формы последовательности компонентов имен, разделенных точками. Такие имена называются точечными именами до определения того, является ли имя иерархическим именем или членом. Отличительный аспект иерархического имени заключается в том, что первый компонент имени должен совпадать с именем области, в то время как первый компонент имени участника должен соответствовать имени переменной. Используемый общий подход заключается в попытке выполнить немедленно разрешить компонент первого имени и использовать результаты этого разрешения, чтобы определить , как обрабатывать общее имя.

Поскольку у вас есть struct_t'(foo), а не имя переменной, не лечить .a в качестве члена выбрать.

Аналогично, вы НЕ МОЖЕТЕ получить доступ к члену класса или структуры, который возвращается из вызова функции, как вы могли, на C++.

function struct_t getStruct(); 
    // do something 
endfunction 

logic a; 
a = getStruct().a; // <= Not allowed