System Verilog - case with or

Question

Как я могу создать случай с или?

Что-то вроде:

string str; 

case (str) 
    "abc" || "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

Answer 1

Вы можете создать case с OR с помощью запятой, как это:

string str; 

case (str) 
    "abc" , "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

Что вы делаете, тонко отличается ||. Вы представляете список альтернатив оператору case вместо ORing нескольких выражений вместе, чтобы дать одну альтернативу оператору case.