verilog

0зной

1ответ

Synthesis-able 'X' или некорректная система обнаружения входных данных в Verilog

Я пытаюсь создать код Verilog, способный к синтезу, который может обнаруживать «х» или недопустимые входы. В принципе, x не может синтезировать, поэтому я избегаю x. Я пытаюсь читать входы на каждом т

-1зной

1ответ

Генерировать случайное число в диапазоне min max verilog

Я застреваю с проблемой проектирования, где я хочу сгенерировать случайное число, и чем на основе добавленного пользователем диапазона min-max, он должен выдавать вывод в verilog. Для генерации случай

0зной

1ответ

Частота множителя

Я разработал множитель 16 * 16. (работающий на частоте 1550 МГц). Затем я использую один и тот же множитель, чтобы последовательно выполнять три умножения, помещая регистры на входе, которые использую

1зной

1ответ

самостоятельно срабатывает всегда блокировать с помощью задержки

мне нужно реализовать блок (поведенческий, чтобы не быть синтезированы), которое либо вызвано а) внешний eflag события, или, б) в зависимости от его состояния, в внутреннее событие iflag, запланирован

0зной

1ответ

Не получить симулированный выход для кода ошибки verilog

Я несколько новичок в verilog. Поэтому этот вопрос может быть очень простым. Я пытаюсь имитировать конечную машину с использованием verilog. Краткое описание: Есть три состояния: 0,1 & 2. По умолчанию

-1зной

1ответ

Дифференциал между симуляцией и синтезами верилога всегда блокирует

Я разработал простой счетчик. Код ниже. input sig; reg [3:0] cnt; always @(sig) begin if(sig) cnt = cnt + 1; end Моделирование с помощью Modelsim работает правильно. Я реализовал код н

0зной

2ответ

Является ли синтаксис синтаксиса $ во время моделирования после маршрута в verilog HDL

Я пытаюсь контролировать один внутренний сигнал во время моделирования после маршрута. Так что я использовал $display синтаксис в коде Verilog. Однако в консоли ничего не отображается. Я использовал с