Почему использование НЕ с имплозией - плохая идея в SVA?

Question

В SystemVerilog Assertions (СВА), почему с помощью:

not (a |-> b) 

плохая идея? Это связано с нечетным аспектом успеха импликации (т. Е. Когда a не соответствует действительности)?

Answer 1

Да. Из-за пустых проходов, если a ошибочно, ваше имущество не будет сохранено.