system-verilog-assertions

0зной

1ответ

Как передать сигналы из вложенного интерфейса в системный verilog?

У меня есть вложенный интерфейс, что-то вроде псевдо примера interface a(); logic a; endinterface: a interface B(); logic b; a A(); alias b = A.a; // THIS throws an error endinterf

system-verilog assertions assertion system-verilog-assertions 2016-11-04

---

1зной

2ответ

Сфера действия `define macros

Этот вопрос касается макросов системы verilog. У меня есть модуль верхнего модуля, подмодуль и суб-модуль. суб-модуль, созданный в субмодуле, созданный в верхнем модуле. Если я определяю макрос `defin

verilog system-verilog hdl system-verilog-assertions 2016-11-08

---

-1зной

2ответ

Синтезируемая задержка в Verilog

Я хочу синтезировать код SystemVerilog, который имеет задержку, записанную как ## 1, но синтезатор дает синтаксические ошибки, поскольку задержка не может быть синтезирована. Я хочу знать, есть ли спо

verilog delay system-verilog synthesize system-verilog-assertions 2016-11-22

---

1зной

1ответ

Преобразование SystemVerilog с задержкой на invarspec

Я хочу преобразовать утверждение SystemVerilog с задержкой в ​​инвариант официального верификатора. Синтезатор дает синтаксическую ошибку для ## 1 в строке кода ниже. assert property ((req1 == 0) ##1(

delay formal-verification model-checking system-verilog-assertions 2016-11-22

---

0зной

1ответ

$ прошлое с входным сигналом

Я хочу проверить, что если событие происходит, то в «num_ticks» в прошлом должен был быть установлен некоторый сигнал. В качестве примера, свойство я написал это: property test_past; @(posedge cl

system-verilog uvm questasim system-verilog-assertions 2017-01-11

---

0зной

1ответ

Будет ли проблема для системных колонок функционального покрытия системы с подобными последовательностями?

covergroup xxxx ; yyyy : coverpoint (zzzz) { bins sequence_1 = {0=>1=>2=>3}; bins sequence_2 = {0=>1=>2=>3=>4}; bins sequence_3 = {0=>1=>2=>3=>4=>5=>6=>7=>8=>9}; bins sequence_4 = {0=>1=>2=>3=>4

system-verilog system-verilog-assertions 2016-11-23

---

1зной

1ответ

Если последовательность возникает, то внутри нее возникают подпоследовательности в утверждениях System-Verilog

Я хочу сказать: ", если происходит последовательность A, тогда последовательность B происходит в этой последовательности". Как я могу это сделать? Я бы думал, что я мог бы использовать утверждение: as

system-verilog system-verilog-assertions 2016-12-09

---

1зной

2ответ

Как я могу использовать оператор $ display в блоке последовательности, чтобы отобразить некоторую информацию в System Verilog Assertions (SVA)?

Я хочу, чтобы последовательности блоков отображали некоторую информацию, пока они выполняются. .: например sequence A; a; $display ("Signal A asserted here"); endsequence Я попробовал этот код, н

system-verilog vlsi asic system-verilog-assertions 2017-02-02

---