64-разрядный множитель в Fpga

Question

Я написал код для 64-битного множителя, используя технику разделения четырех частей. Используемое устройство - это вершина 6. Код содержит 4 16 * 16 множителей и 6 17 * 17 подписанных множителей. всего 10 мультипликаторов. но резюме после синтеза говорит мне, что 16 DSP-секторов были использованы, которые я должен ограничить до 10. Может ли кто-нибудь помочь мне показать, как уменьшить количество используемых фрагментов DSP. Следующий мой код.

'module mul64(a,b,clk,c); 

input [63:0] a,b; 
input clk; 
output reg [127:0] c; 


wire [31:0] pp0,pp1,pp2,pp3; 

reg signed [16:0] a32,b32,a31,b31,a30,b30,a21,b21,a20,b20,a10,b10; 

reg signed [33:0] p32,p31,p30,p21,p20,p10; 

reg [33:0] s1,s2,s4,s5; 
reg [33:0] s3; 

reg [49:0] ppr1; 
reg [65:0] ppr2; 
reg [81:0] ppr3; 
reg [97:0] ppr4; 
reg [113:0] ppr5; 
reg [127:0] ppr6; 

// 16*16 multipliers 
mul16 a1 (a[15:0],b[15:0],clk,pp0); 
mul16 a2 (a[31:16],b[31:16],clk,pp1); 
mul16 a3 (a[47:32],b[47:32],clk,pp2); 
mul16 a4 (a[63:48],b[63:48],clk,pp3); 

always @ (posedge clk) 
begin 

a32 <= a[63:48]-a[47:32]; 
b32 <= b[63:48]-b[47:32]; 
a31 <= a[63:48]-a[31:16]; 
b31 <= b[63:48]-b[31:16]; 
a30 <= a[63:48]-a[15:0]; 
b30 <= b[63:48]-b[15:0]; 
a21 <= a[47:32]-a[31:16]; 
b21 <= b[47:32]-b[31:16]; 
a20 <= a[47:32]-a[15:0]; 
b20 <= b[47:32]-b[15:0]; 
a10 <= a[31:16]-a[15:0]; 
b10 <= b[31:16]-b[15:0]; 

// 17*17 signed multipliers 
p32 <= a32*b32; 
p31 <= a31*b31; 
p30 <= a30*b30; 
p21 <= a21*b21; 
p20 <= a20*b20; 
p10 <= a10*b10; 

// partial products according to 4 parts splitting technique 
s1 <= pp1+pp0-p10; 
s2 <= pp2+pp1+pp0-p20; 
s3 <= pp3+pp0-p30+pp2+pp1-p21; 
s4 <= pp3+pp2+pp1-p31; 
s5 <= pp3+pp2-p32; 

// shifting of the partial products 
ppr1 <= {s1,16'b0}; 
ppr2 <= {s2,32'b0}; 
ppr3 <= {s3,48'b0}; 
ppr4 <= {s4,64'b0}; 
ppr5 <= {s5,80'b0}; 
ppr6 <= {pp3,96'b0}; 

// sum of partial products 
c <= pp0+ppr1+ppr2+ppr3+ppr4+ppr5+ppr6; 

end 

endmodule' 

Answer 1

Вашего код будет использовать больше блоков DSP, чем частичные продукты, потому что у вас есть широкое добавление в суммировании частичных произведений, а также умножение. Вы можете более эффективно создавать широкие множители, используя каскадные блоки DSP, как описано в Xilinx UG389, стр. 28 и 29.

Хотя это описывает множитель 35 × 35 в спартанском устройстве, тот же метод может применяться к более широким мультипликаторам в других устройствах. Результирующая конструкция должна использовать только один блок DSP для каждого частичного продукта.