VHDL - ошибка отображения порта порта

Question

Я определил объект с входным и выходным портами как типа std логического вектора.

В архитектуре выполняется процесс, который изменяет значение выходного порта и проверяет, какое значение имеет порт.

Теперь, в моем другом файле vhdl, называемом top.vhd, я создаю несколько таких объектов, используя цикл for generate.

Что мне нужно, так это связать значение порта вывода с портом, но я просто не могу понять, как это сделать.

Допустим, что объект в мой первый файл VHD, выглядит следующим образом:

entity testt1 is 

    Port ( 
     var_in  : in STD_LOGIC_VECTOR (3 downto 0); 
     var_out : out STD_LOGIC_VECTOR (3 downto 0); 
    ); 
end testt1; 

architecture Behavioral of testt1 is 

.....process that changes the value of the var_out port and checks the value of the in port..... 

end Behavioral; 

Теперь в моем главном файле VHD, называемой top.vhd, после того как я порт отобразить их мне нужно, чтобы быть в состоянии установить значение порта в значении порта вывода, но я просто не могу понять, как это сделать.

Был бы рад за любую помощь.

Answer 1

вы можете использовать для этого массивы. Например, вы хотите иметь N = 8 тестовых единиц, созданных в верхнем модуле. Вам понадобится массив из K = N + 1 = 9 элементов, чтобы соединить все вместе.

entity top() 

architecture rtl of top is 
    component testt1 
    port(var_in : in std_logic_vector(3 downto 0); 
     var_out : out std_logic_vector(3 downto 0)); 
    end component; 

    type my_array is array (8 downto 0) of std_logic_vector(3 downto); 
    signal var : my_array; 

begin 

    var(0) <= "0001"; -- input val to first test1 unit 

    GEN_REG: 
    for i in 0 to 7 generate 
     gen_unit : testt1 port map 
     (var_in => var(i), 
      var_out => var(i+1)); 
    end generate GEN_REG; 

    -- var(8) will be output of last test1 unit 

end rtl;