vhdl

1зной

1ответ

VHDL - Do Функции, используемые только в заголовке архитектуры, занимают логику FPGA?

Если у меня есть некоторый код, например, так: ... architecture behaviour of ExampleEntity is -- type definitions type Matrix is array(0 to 1,0 to 1) of signed(NumOfBitsForSignals_1 downto

compilation vhdl fpga xilinx 2017-02-16

---

0зной

2ответ

Различия между конвейером и rising_edge в vhdl?

Я пытаюсь понять некоторые VHDL код и я застрял с пониманием этой части: ... accumulated_x <= input_x; ... if accumulated_x = '0' and input_x = '1' then Для меня это то же самое, как: if risi

vhdl 2017-02-18

---

0зной

2ответ

VHDL подписали данные в std_logic_vector для неподписанных данных

У меня есть АЦП (LTC1407A-1) на плате ПЛИС, которая заполняет 14-битный регистр с дополнением подписанными данными 2. Я хочу, чтобы преобразовать эти данные, чтобы быть без знака: Источник Диапазон да

casting vhdl twos-complement 2017-02-18

---

0зной

3ответ

Разница между назначением сигнала внутри процесса и назначением фактического вывода

Итак, по моему собственному исследованию я понимаю, что если мы назначим сигнал внутри процесса, он будет обновляться после процесса. Теперь, если мы напрямую назначим выход, значение будет также обно

design process vhdl fpga digital 2017-02-20

---

0зной

2ответ

разработка зависает при назначении переменной x: = x + y

Я пытаюсь создать множитель стенда для академического проекта, и у меня есть самая странная ошибка. Не уверен, что это относится к Quartus II или к VHDL. Everytime я пытаюсь проанализировать и разрабо

vhdl quartus 2017-02-20

---

0зной

1ответ

Включен ли процесс или приостановлен процесс?

У меня все еще немного проблемы с пониманием списка чувствительности и активизацией процесса. Большинство учебников говорят, что процесс активируется каждый раз, когда событие происходит по сигналу вн

process vhdl fpga 2017-02-20

---