Настройка рабочей частоты модуля в Verilog

Question

Я создаю довольно сложный модуль, который включает в себя временный анализ 2 модулей, каждый из которых имеет свой собственный алгоритм, но принимает в качестве входных данных 2 подписанных числа и выводит подписанное число.

Я проектирую этот модуль для FPGA в Verilog, используя Xilinx в качестве инструмента для синтеза. Теперь я понимаю, что Xilinx обычно дает худший анализ времени для любого модуля. Это означает, что если у меня есть диапазон чисел, который принимает 250 пикосекунд, от ввода к выходу, включая время маршрутизации, если есть даже один набор входов, который занимает 400 пикосекунд, анализ времени, показанный Xilinx, будет составлять 400 пикосекунд.

Моя цель состоит в том, чтобы найти:

1) Если модуль 1 быстрее, чем модуль 2 для любого набора чисел.

1) Диапазон чисел, для которых модуль 1 быстрее, чем модуль 2.

Единственный логический подход я могу думать о том, за счет увеличения рабочей частоты модуля. Это вынуждает оба модуля давать свои выходы после 300 пикосекунд, а не 400 пикосекунд.

Очевидно, что если я увеличиваю рабочую частоту, некоторые из входов в тестовом стенде выдадут ошибочные выходы. Моя гипотеза заключается в том, что сначала модуль, который начинает выдавать ошибочные ответы, имеет алгоритм.

Так что мои сомнения:

1) Можно ли увеличить рабочую частоту модуля в Verilog использованием Xilinx (некоторые настройки, которые я должен накладывать на процессе синтеза или анализа). Если нет, есть ли лучший инструмент, который будет выполнять мой анализ времени?

2) Является ли этот подход жизнеспособным? Если не считать синтеза уровня ворот, используя Cadence, есть ли в любом случае, я могу узнать фактический анализ временной задержки для каждого набора подписанных чисел для каждого затвора с помощью Verilog?

Answer 1

Вы правы, полагая, что Xilinx всегда сообщает о худшем случае для всего дизайна, в котором используются тактовые частоты. Не считайте результаты синтеза очень точными - они могут варьироваться довольно часто после того, как вы Мы разместили и проложили дизайн.

Я думаю, вы могли бы взять список соединений Verilog после PAR и имитировать, что с различными входами, использующими разные моделированные тактовые частоты - если есть медленные пути, которые не используются для определенных входов, вы должны иметь возможность запускать имитируемые быстрее для этих входов.

Звучит как очень трудоемкая задача, и я не уверен, в чем дело. Откуда я (автомобильный) «худший» - это единственный номер, на который мы можем смотреть с любым уровнем уверенности!