Verilog утверждение: антецедент импликации никогда не удовлетворенного

Question

 property p_no_glitch; 
    logic data; 
     @(in[i]) disable iff (!rst_n) 
      (1, data = !in[i]) |=> 
     @(posedge clk) 
      (in[i] == data); 
endproperty : p_no_glitch 
CHECK_GLITCH : assert property(p_no_glitch) else $error("%m p_no_glitch"); 

Если модуль отключен, я получаю следующее сообщение:

антецедент импликации никогда не удовлетворенного

есть флаг (или любой другой путь), чтобы отключить вышеуказанное сообщение?

Answer 1

Способ перехода в VCS - -assert quiet+quiet1+nopostproc. Конечно, было бы лучше, если бы владелец SVA добавил что-то вроде disable iff (!rst_n or !en)