импортировать пакеты VHDL в SV из библиотек, отличных от WORK

Question

У меня есть модуль VHDL, который скомпилирован в библиотеку, скажем, LIB_A. Модуль имеет порты, которые являются записями, соответствующий тип определен в пакете, который также скомпилирован в LIB_A. Я хотел бы написать некоторые утверждения для модуля и проверить их с помощью OneSpin.

В настоящее время у меня есть проблема с доступом к простым портам модуля в SV, но я не могу получить доступ к портам, которые являются элементами записи. Я попытался импортировать пакет VHDL с import и различными комбинациями имен библиотек/пакетов, но это не сработало.

Что такое синтаксис импорта пакета VHDL из библиотеки LIB_A? Должен ли я рассмотреть что-нибудь еще?

Код Пример:

import my_package::*; // LIB_A? 

module checker_m; 


// 
// A plain SVA assertion 
// 
always dummy_a: assert (my_module.record_output.Reg1.some_sig == 0); 


endmodule 

bind my_module checker_m checker_inst(); 

Answer 1

Проблема, кажется, действительно конкретного производителя, как уже упоминалось @toolic. По некоторым причинам он работает, когда я пишу элементы записи в нижнем регистре. Остальные (сигналы, модули) я написал в том же случае, что и в VHDL, и это сработало. Только элементы записи вызвали проблемы, пока они не были написаны в нижнем регистре.