«этот» эквивалент для интерфейсов SystemVerilog

Question

Существует ли эквивалентная конструкция для this для SystemVerilog интерфейсов?

То, что я хотел бы сделать, это привязка интерфейса внутри некоторого ИУ блока, а затем передать его с помощью УВМ конфигурации БД в качестве виртуального интерфейса:

bind some_block some_interface(...); 

interface some_interface(...); 
    initial 
    `uvm_config_db #(virtual some_interface)::set(null, "some.path", "vif", this); 
endinterface 

Обходной я имею в месте должен определить модуль оболочки, инстанцирует интерфейс, а затем делает набор конфигурации DB:

module some_interface_wrapper(...); 
    some_interface some_if(...); 

    initial 
    `uvm_config_db #(virtual some_interface)::set(null, "some.path", "vif", some_if); 
endmodule 

что мне не нравится с этим подходом является то, что я должен определить Whitebox сигналы дважды, один раз в интерфейсе и один раз в модуль обертки.

Есть ли более чистый способ сделать это?

Answer 1

Существует proposal, чтобы использовать обратную ссылку вместо этого, но ничего не было доработано.