VHDL сигнала изменяется на границе двух отдельных сигналов

Question

Я смотрел на этот пост Flip-Flop triggered on the edge of two signals

У меня аналогичная проблема, моя схема будет иметь один акт сигнала, как «Start», а другой как «Конец» в управлять передатчиком. Логика такова:

if (start) then 
    running <= true 
else if (end) then 
    running <= false 

Решение этой проблемы «Marty» отвечает этой проблеме. В одном из своих ответов, «giroy» сказал: «Я понимаю, что это не самый лучший способ сделать это, но это вне моего контроля, и я застрял с ней работать»

Я новичок в VHDL и интересно, что это лучший способ реализации этой проблемы выше

Answer 1

Вам просто потребуется (разгонял) RS-FF:

• set = пуск
• reset = конец

Пример кода для SR-FF:

process(Clock) 
begin 
    if rising_edge(Clock) then 
    if (set = '1') then 
     reg <= '1'; 
    elsif (reset = '1') then 
     reg <= '0'; 
    end if; 
    end if; 
end process;