Как я могу получить вход аудиопотока как двоичный номер для шифрования AES в verilog?

Question

Я делаю проект, в котором я написал код для алгоритма шифрования AES-128 в Verilog с фиксированным входом (128 бит). Теперь я хочу взять аудиопоток как двоичный номер и использовать его для ввода в AES-шифрование алгоритм. Что было бы лучшим способом сделать это?

Answer 1

Как показано на рисунке, подключите источник звукового сигнала на АЦП, сделать частоту дискретизации, как описано ниже,

F_sample >= 2 x Fmax_audio (Согласно Найквиста критериям)

Это будет подаваться на АЦП.

Дайте 90 градусов сдвинутые часы для FPGA для фиксации цифровых данных от АЦП.

Теперь у вас есть данные на борту, используйте его в алгоритме AES.

Вы можете сделать обратный процесс для динамиков.

• 180 градусов фазового сдвига также может быть использован, в соответствии с настройкой и времени удержания.

Edit:

Существует одна причина, почему 90 фаз степени сдвинуты часы на FPGA борту, если мы используем 90 фаз степени сдвинуты часы, то это выборки данных на половине положительного уровня, так что мы можем избежать неправильный образец. См. Изображение, на 90 градусов он также стабилен, мы также можем использовать 180 градусов.