повторение последовательности в утверждении системы verilog

Question

Мне нужно проверить последовательность до конца симуляции после начального совпадения.

property check_at_fall; 
@(posedge clk) 
    $rose(enable) ##[1:$] $fell(enable) |-> ##[0:2] ch_sel_seq [*1000] ; 
endproperty 
assert_TELEMETRY : assert property (check_at_fall) 
else `uvm_error("ADC_if",$psprintf("unexpected sequence ")) 

То, что я хочу что-то вроде [*$] вместо [*1000] выше. Я не хочу давать огромное количество, я хочу запустить его навсегда.

Answer 1

От SystemVerilog 1800-2012 Страница 359:

Чтобы задать конечное, но неограниченное, число итераций, используется знак доллара ($). Так, например, повторение

a ##1 b [*1:$] ##1 c 

Кроме того, [*] является эквивалентом представление [* 0: $] и [+] является эквивалентом представление [* 1: $].