Xilinx ISE Board, пытающийся сделать два такта (ZYBO FPGA)

Question

В reference manual для платы ZYBO, которую я использую, он сообщает мне, что у меня есть до четырех часов, которые я могу использовать. Однако, когда я просматриваю файл UCF, я могу найти только один из них.

Учитывая, что инструменты ISE могут знать, где это, я использовал анализатор времени, чтобы попытаться заставить систему генерировать контактный LOC, который я мог бы использовать, но это был финал.

Тогда у меня возникла идея использовать инструменты PlanAhead, чтобы попытаться посмотреть, будут ли инструменты снова создавать файл UCF с необходимыми местоположениями для синхронизации. Снова это не удалось.

Я неправильно понял руководство? Есть ли только один штырь для часов?

Вот отрывок в вопросе (12 источников синхронизации):

ZYBO обеспечивает часов 50 МГц на вход Zynq PS_CLK, который используется для генерации часов для каждой из подсистем PS , Вход 50 МГц позволяет процессору работать на максимальной частоте 650 МГц, а контроллер памяти DDR3 работать на максимальной скорости 525 Мбит/с. Конструкция базовой системы ZYBO конфигурирует PS для правильной работы с этим входным тактовым сигналом и должна использоваться как ссылка при создании пользовательских проектов .

PS имеет специальную PLL, способную генерировать до четырех опорных часов , каждый с настраиваемыми частотами, которые могут использоваться для синхронизации пользовательской логики, реализованной в PL. Кроме того, ZYBO обеспечивает внешний опорный тактовый сигнал частотой 125 МГц непосредственно для вывода L16 PL. Внешние опорные часы позволяют использовать PL полностью в в зависимости от PS, что может быть полезно для простых приложений , которые не требуют процессора.

PL Zynq-Z7010 также включает в себя две MMCM и две PLL, что может использоваться для генерации тактовых импульсов с точной частотой и фазой . Любой из четырех опорных ПС часов или 125 МГц внешнего опорного тактового сигнала может быть использован в качестве входного сигнала к MMCMs и ФАПЧ. Полное описание возможностей ресурсов синхронизации Zynq PL см. В разделе «Ресурсы синхронизации FPGA 7 Series» «Руководство пользователя» от Xilinx.

На рисунке 13 показана схема синхронизации, используемая на ZYBO. Обратите внимание, что выходной сигнал эталонной тактовой частоты от сети Ethernet PHY используется как 125 МГц опорного тактового сигнала к PL, с тем чтобы сократить стоимость включая специальный генератор для этой цели. Имейте в виду, что CLK125 будет отключен, если Ethernet PHY (IC1) удерживается в аппаратном сбросе на , приводя сигнал PHYRSTB на низкий уровень.

Answer 1

Что касается вашего Descrption:

Существует один внешний опорный тактовый сигнал (125 МГц) и 4 внутренние опорные часы от ARM части. Эти 4 такта недоступны как реальный вывод, но через мост ARM-FPGA. Если я прав, этот компонент называется PS7.

Дополнительные ресурсы;
- UG585 - Zynq-7000 - Technical Reference Manual глава. 25.7 PL Часы -> Схема для PL часов
- д

Кроме того, вы можете использовать тактовые блоки необходимости модифицировать (MMCM или PLL), чтобы получить новые часы из этих 5 «входов».