xilinx-ise

-1зной

1ответ

ISim не работает полное время моделирования [VHDL - Xilinx ISE]

Я пытаюсь реализовать FIFO (в VHDL), но в тот момент, когда я запускаю testbench, симуляция показывает только 165 нс, когда я устанавливаю время на 800ns. Я получаю его, чтобы запустить 800ns, когда я

vhdl simulation fifo xilinx-ise 2017-02-11

---

-1зной

1ответ

Ошибки при проверке синтаксиса

module mult(a, b, p); input [16:0] a; input [16:0] b; output p; wire [31:0] p; reg i; wire pv; wire bp; assign pv = 32'b0; assign bp = {16'b0,b} ; initial begin for (i = 0; i < 32 ; i

verilog xilinx xilinx-ise 2017-02-14

---

0зной

1ответ

Задание времени нарастания и падения для часов

Я пытаюсь имитировать D-Flip Flop для метастабильности. Благодаря идеальной генерации часов в Xilinx ISE и Vivado я не вижу явления метастабильности. Мне нужно указать часы с временем нарастания и пад

verilog xilinx-ise vivado 2017-01-15

---

0зной

1ответ

Код VHDL не работает на плате, но работает над имитацией

Я работаю над проектом с использованием vhdl для настройки платы fpga spartan 3E. то, что я должен сделать, это гениальная головоломка, в моем главном коде есть конечный автомат для управления логикой

vhdl fpga xilinx xilinx-ise spartan 2016-11-27

---