Каково максимальное количество LPM_DIV, которое я могу создать в проекте?

Question

Я хочу знать, сколько LPM_DIV (разделителей Altera) можно создать в одном проекте, если моя плата FPGA - это 5CSEMA5F31C6N DE1-SOC.

Я намерен выполнить проект, над которым я должен обрабатывать данные через много разделителей, работающих в одно и то же время (одинаковые часы), общая сумма варьируется от 4 до 4096. Интересно, насколько это возможно в ПЛИС.

PD: Друг сказал мне, что на самом деле возможно генерировать это большое количество разделителей, но только в симуляции, но не для синтеза в FPGA, что Quartus II даст мне отчет, в котором говорится, как многим логическим затворам, которых мне не хватает, чтобы выполнить это требование.

Answer 1

Помните, что HDL создает физические схемы, и эти схемы не просто волшебным образом исчезают, потому что они вам больше не нужны. Вам нужно будет спроектировать вашу систему, чтобы всегда иметь все разделители 4096 и получать только те из них, которые вы используете.

Количество разделителей зависит от того, как вы их настроили: размеры ввода, конвейерная обработка, метод оптимизации. Один делитель 64/64 с зарегистрированным выходом использует ~ 2300 (7%) ALM на DE1-SoC, то есть вы можете установить ~ 14 делителей на чипе. Используя разные входные параметры, вы получите разные результаты.

Если вы синтезируете один из ваших разделителей, Quartus предоставит вам процент ресурсов, используемых для каждого типа. Из этого следует легко определить количество разделителей, которые вы можете поместить.