я получаю следующее сообщение об ошибке при компиляции RISCV Verilog HDL на Xilinx ISE:RISCV VERILOG HDL код
Это говорит «неподдерживаемый Система вызова функции» в следующем коде в строке 296 в модуле vscale_pipeline
295: ifndef SYNTHESIS
296: PC_WB <= $random;
$ случайный не синтезируемые, так возьмите его
некоторых инструменты синтеза определяют SYNTHESIS макрос так, что легче пропустить без синтезируемого кода в синтезе с использованием
`ifdef SYNTHESIS
...
`endif
блоки, как это делается в этом коде.
Xilinx XST не определяет этот макрос по умолчанию, поэтому вам нужно настроить XST вручную, чтобы определить макрос во время синтеза. См. this Xilinx AR для получения подробной информации о том, как это сделать.
Пожалуйста, покажите код, после чего люди могут помочь вам улучшить/исправить ваш скрипт. Добавьте более подробную информацию о своей проблеме. http://stackoverflow.com/help/how-to-ask – olibiaz
Это похоже на то, что Verilog у вас не поддерживается Xilinx ISE. Я хотел бы связаться с провайдерами этого кода. – user2548418
Определяется и определяется ли 'SYNTHESIS' перед этой строкой кода? Компиляция. – Greg