0
Я использую (видимо, неправильно!) Командавизуализируя yosys выход не работает
yosys -f verilog -p "prep; show stretch count.dot" count.v
для следующего простого примера
module count(input clk,output [7:0] LEDS);
reg [26:0] count;
assign LEDS = count[26:19];
always @(posedge clk) begin
count <= count + 1;
end
endmodule
Ее не работает, как я бы ожидать, давая никакого вывода на имя файла я не хочу ...
3. Generating Graphviz representation of design.
Writing dot description to `/home/chris/.yosys_show.dot'.
ERROR: Nothing there to show.
Каков правильный способ сделать это?
ТНХ, жаль, что это заняло так много времени, чтобы добраться до - реальной жизни .... –