yosys

2зной

1ответ

Как отобразить часы ворота в технической библиотеке ячейки

У меня есть следующие часы ворот в конструкции: module my_clkgate(clko, clki, ena); // Clock gating latch triggered on the rising clki edge input clki; input ena; output clko;

verilog yosys 2017-01-23

---

0зной

1ответ

работает ABC внутри YOSYS возвращается «Внимание: Обнаружен 1 мульти-выходных ворота»

При использовании YOSYS я называю команду ABC: abc -liberty mycells3.lib mycells3.lib библиотека простой пользовательский технология, основанная на примере библиотеки, представленной в распределении Y

abc yosys 2016-12-08

---

1зной

1ответ

комбинаторный синтез: Улучшение отображения технологии приводит к

Используя следующий сценарий, я синтезируя в стандартную библиотеку клеток, для которых у меня есть Lib файл, my_library.lib: read_liberty -lib my_library.lib script yosys_readfiles.ys proc; opt; me

yosys 2017-01-31

---

0зной

1ответ

Некоторые вопросы о проводах с частным именем в Yosys

В одном из проектов, которые я скомпоновал с помощью Yosys, я увидел, что у нас могут быть личные провода (провода с личным именем). Например, $ 0_s0 [127: 0]. Итак, у меня есть к ним несколько вопрос

yosys 2016-12-15

---

0зной

1ответ

Почему этот MUX с const. Входы не оптимизированы?

Это следующий вопрос к Combinatorial synthesis: Better technology mapping results. Я использую Yosys (версия 0.5+ (git sha1 f13e387, gcc 5.3.1-8ubuntu2 -O2 -fstack-protector-strong -fPIC -Os)) со след

optimization verilog synthesis constant-expression yosys 2017-02-15

---

3зной

1ответ

Вычисленный параметр verilog в Yosys

Я изучаю Verilog на данный момент, используя Yosys для синтеза кода на доске разработки iCE40. Я застрял в использовании параметров в verilog. У меня есть следующий код: module tst; parameter cl

verilog yosys 2017-01-03

---