System Verilog - заставляя сигнал инвертировать/флип

Question

заставляет немного сигнал, чтобы переворачивать, используя этот метод действует?

1.

task 
begin 
force higher_level.lower_level.a[1] = ~higher_level.lower_level.a[1]; 
end 

Я попытался это со смешанными результатами в лучшем случае. Иногда бит переворачивается, а иногда он остается тем же.

Однако, я также написал менее изящный код для той же цели листать бит, который работает все время, как показано ниже:

2.

task 
begin 
if(higher_level.lower_level.a[1] == 1'b1) 
force higher_level.lower_level.a[1] = 1'b0; 
else 
force higher_level.lower_level.a[1] = 1'b1; 
end 

ли первый код не является хорошим способом переворачивания бит? Или есть что-то еще, что я упускаю?

Где higher_level.lower_level.a[51:0] является 52-битный сигнал

спасибо: D

Answer 1

Нет, что первый метод не будет работать. Если бы это было так, это было бы как бесконечный контурный генератор.

Второй метод требует, чтобы настроить процесс отбора проб, где вы должны решить, когда образец a.

Если гонют какое-то выражение, вы можете заставить его быть инверсией этого выражения.