2009-06-17 11 views

ответ

4

Отъезд opencores.org.

+0

Я хочу, чтобы образец компонента был полным сумматором. этот сайт обеспечивает это. Спасибо. – alsadk

+0

Кто-нибудь знает, должен ли код из лицензии opencores.org опубликовать ваш окончательный проект vhdl как открытые источники? – JeffV

+0

http://www.opencores.org/?do=faq перейти к лицензированию. – alsadk

3

Кроме того, вы можете проверить http://www.freemodelfoundry.com/ для модулей VHDL и Verilog.

Просто для полного сумматора Я могу написать это здесь;)

entity full_adder is 
    port(
     a, b, cin: in BIT; 
     sum, cout: out BIT); 
end full_adder; 

architecture gate_level of full_adder is 
begin 
    sum <= (a xor b) xor cin; 
    cout <= ((a and b) or (a and cin)) or (b and cin); 
end gate_level; 

UPDATE: такой инструмент, как Aldec Active-HDL имеет IP-Core генератор. Вы можете выбрать различные ядра, входные параметры и получить готовые к использованию компоненты VHDL или Verilog. Aldec предоставляет студенческие лицензии бесплатно. Выезд http://www.aldec.com/Company/University.aspx

+0

Спасибо, что хочу использовать компоненты, такие как full_adder .. и т. д. Благодарим за код full_adder. – alsadk

1

Как говорит Дэвид, opencores.org - хорошая отправная точка. Другим интересным проектом является процессор LEON3 и связанная с ним библиотека Gaisler, доступная в виде проекта с открытым исходным кодом от http://www.gaisler.com