В Verilog, в чем разница между ~ и?

Question

1. В чем разница между использованием ~ тильды и ! восклицательным знаком для неинвертирования или инвертирования сигнала.

   always @(posedge clock) 
   begin 
       z=(!x&!y&Q1); 
       Q1=(~x&~y|z); 
   end 
   

2. Какая разница он будет делать, если не блокирует = был снят и заменен, как в коде ниже.

   always @(posedge clock) 
   begin 
       z<=(!x&!y&Q1); 
       Q1<=(~x&~y|z); 
   end 
   

Answer 1

• ! логично
• ~ является побитовое

Другими словами:

• !a означает "a не 0"
• ~a означает «инвертировать биты a»

Для вас вторым вопроса:

Первого фрагмент коды является неправильной. Вы не можете использовать неблокирующие назначения для последовательной логики. Если вам нужна комбинаторная логика:

always @(x, y, Q1, z) # or always @(*) 
begin 
    z=(!x&!y&Q1); // here, you have to use blocking assignment as it is combo logic 
    Q1=(~x&~y|z); 
end