Verilog: назначить взвешенную сумму параметризованного длины

Question

Я пытаюсь осуществить линейный регистр сдвига обратной связи с параметризованной шириной и коэффициентами:

// ... 
    parameter width = 16; 
    parameter [width-1:0] coeff = 16'b1110101100110110; 
// ... 

Есть ли способ назначить исключающую ИЛИ-цепь, к входу триггер, то есть то, что является разумным способом реализации что-то вроде

assign input_wire = (coeff[0] & flops[0]) xor ... xor (coeff[width-1] & flops[width-1]); 

очевидный, но незаконным способом будет использовать для цикла. Есть ли способ сделать это за пределами всегда-блока?

Благодаря

Answer 1

побитового И и одинарный XOR-оператор сделать трюк:

assign input_wire = ^(coefficients[width-1:0] & flops[width-1:0]); 

поразрядными делает взвешивание Триггера выходов.