simulation

-1зной

1ответ

Странное поведение защелки в VHDL кода

Я заметил странное поведение защелки в следующем коде VHDL: process (rd,addr) is begin if (rd) case (addr) is when '00' => dout(15 downto 0) <= in0(15 downto 0); when '01'

vhdl simulation fpga synthesis 2016-09-16

---

0зной

2ответ

Каков наилучший подход для написания кода Java для имитации дискретного времени и задач?

Предположим, мне нужно написать симулятор с дискретным временем от [0, 1, 2, 3 ..., n]. Мне дан список работников, которые начнут задание в определенное время и потребуют определенного количества врем

java time simulation 2016-09-18

---

2зной

1ответ

Имитация дизайна VHDL с использованием пользовательских библиотек

Я пытаюсь создать простой проект VHDL, чтобы очистить память. Я использую файл half_adder.vhd, чтобы создать другой файл full_adder.vhd, который я хочу имитировать. Эти файлы не находятся в одном прое

vhdl simulation xilinx 2016-09-22

---

2зной

1ответ

Пустой файл .mp4 создан после создания видео с помощью Matplotlib matplotlib.animation

Я нашел этот небольшой код, и я могу сохранить видео (случайные цвета изменения в сетке), используя его: import numpy as np import matplotlib matplotlib.use("Agg") import matplotlib.pyplot as plt

python numpy video matplotlib simulation 2016-09-24

---

3зной

1ответ

R - имитировать данные для распределения плотности вероятности, полученные из оценки плотности ядра

Во-первых, я не совсем уверен, что это подходящее место для публикации этого сообщения, поскольку, возможно, оно должно проходить в более специализированном форуме с статистикой. Однако, поскольку я п

r simulation kernel-density 2016-09-26

---