system-verilog

0зной

3ответ

Чтение и запись в файл одновременно

У меня есть модуль, написанный в System Verilog, который сбрасывает содержимое SRAM в файл. Я хотел бы прочитать из этого файла и использовать данные в отдельной программе, написанной на python, но в

python file-io system-verilog 2013-04-13

---

2зной

2ответ

Systemverilog: область макроса замены текста

Я прочитал, что макросы подстановки текста имеют глобальную область видимости в 'verilog'. Как работает SystemVerilog? Я хочу использовать 2 разных определения одного и того же текстового макроса в дв

system-verilog 2013-04-20

---

2зной

1ответ

простой способ подключения распакованный массив на интерфейсе модуля в SystemVerilog

Вот пример ниже module a_mod (u); input bit [2:0] u [1:0]; ... endmodule module b_mod(); bit [2:0] c1, c2; a_mod a_mod_inst ( .u ({c1,c2}) // won't work ); endmodule Что это самый пр

system-verilog 2013-04-21

---

0зной

2ответ

Разница между структурой и объединением в System verilog

У меня возникли трудности с пониманием использования Союзов и структур в System Verilog. Я знаю, что они распределяют память по-разному, но я хочу глубже узнать о структурах и союзах. LRM трудно для к

system-verilog 2013-04-23

---

1зной

2ответ

Система Verilog Counterpart для 'sync' of Specman e

Я хотел бы спросить, что является аналогом sync Specman e в системном Verilog Language. Я понимаю, что @ event_indentifier эквивалентно wait @ event от Specman e. Но как насчет sync @ event?

sync wait system-verilog specman 2013-03-27

---