system-verilog

9зной

2ответ

Приращение нескольких Genvars в Verilog Generate Statement

Я пытаюсь создать многоступенчатый компаратор в verilog, и я не могу понять, как увеличить несколько генов в одном цикле генерации. Я пытаюсь следующее: genvar i,j; //Level 1 generate j=0;

hardware syntax-error verilog system-verilog hdl 2012-03-05

---

1зной

2ответ

Как применить переопределения командной строки к объектам SystemVerilog ovm_sequence?

Я хотел бы применить командную строку переопределение объекта ovm_sequence, как это: +ovm_set_config_int=*,max_timeout,100000 max_timeout поле объявляется внутри ovm_sequence_utils макросъемки. Есть л

verilog system-verilog 2012-03-12

---

5зной

3ответ

В чем смысл «простого» начального блока?

Я читаю некоторые третьей стороны Verilog, и нашел это: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; i

verilog system-verilog 2012-04-02

---

1зной

2ответ

Могу ли я создать объект const в SystemVerilog?

Я хотел бы создать объект const внутри моего класса SystemVerilog. Поддерживает ли SystemVerilog объекты const (и как?) Или поддерживает только примитивные типы const. Я хотел бы сделать что-то вроде:

verilog system-verilog 2012-03-05

---

2зной

2ответ

Функция non-void, используемая в контексте void?

Я использую SystemVerilog. Мой код: function write_pixel_data(datastr ds); /* some stuff here... but no return */ endfunction тогда я зову свою функцию, как: write_pixel_data(someval); И я получ

function void system-verilog 2012-03-13

---

3зной

1ответ

Четырехпортовый барабан с одного или двух портами?

В дизайне, над которым я сейчас работаю, мне нужен четырехдверный порт. Однако реализация его в поисковых таблицах использует огромное количество областей, и я не могу достичь необходимой производител

memory vhdl verilog system-verilog 2012-04-05

---

1зной

2ответ

Недействительный Kill-switch для SystemVerilog Testbench Simulation (VCS)

Привет, спасибо за это. Я размышлял над идеей о бездействии killswitch для моделирования SystemVerilog. Есть ли способ, в течение которого длительная (программируемая) продолжительность бездействия пр

verilog rtl system-verilog 2012-03-09

---