Счетчик с делителем частоты не увеличивается

Question

Следующий код написан для асинхронного счетчика. Программа компилируется отлично, но значение счетчика не увеличивается после 1. Что я делаю не так?

Вот код:

//TOP 

module CounterWithDivider(clk,reset,temp,q); 

input clk,reset; 
output [3:0]q; 
output reg [3:0]temp; 

reg [3:0]clkDivider; 

TFF a(clkDivider,clk,reset,q[0]); 
TFF b(clkDivider,q[0],reset,q[1]); 
TFF c(clkDivider,q[1],reset,q[2]); 
TFF d(clkDivider,q[2],reset,q[3]); 

always @(posedge clk or negedge reset) 
begin 

if(~reset || clkDivider==12) 
    clkDivider<=0; 

else 

if(clk) 
begin 

clkDivider<=clkDivider+1; 
temp<=clkDivider; 

end 

end 

endmodule 

// T флип-флоп

module TFF(clkDivider,clk,reset,q); 

input clk,reset; 
input [3:0]clkDivider; 
output reg q; 

always @(posedge clk or negedge reset) 
begin 

if(~reset) 
    q<=0; 

else 

if(clkDivider==11) 
    q<=1; 


end 

endmodule 

Answer 1

Т-FlipFlop или тумблер флоп должен переключить его выход, когда включен, вы просто:

if(clkDivider==11) 
    q<=1; 

Замените q<=1 на q<=~q, чтобы включить его при включении.

Answer 2

Как вы упомянули, это асинхронный счетчик. Причина, по которой ваша симуляция Verilog не делает то, что вам нужно, - это то, что TFF экземпляр b пытается сэмплировать ввод данных (clkDivider) с использованием другого тактового сигнала. clkDivider синхронизируется сигналом clk, но вы пытаетесь его пробовать с использованием другого тактового сигнала (q[0]).

Вам необходимо либо найти способ синхронизации сигнала clkDivider в каждом из трех дозволенных до трех часов, либо использовать полностью синхронный дизайн.