правильно назначить выходной массив

Question

Как назначить входную шину на шину вывода без необходимости назначать каждый индекс (без циклов).

У меня было что-то подобное в виду:

module test(input [2:0] in, input CLK, output [2:0] out); 
reg [2:0] state; 
always @(posedge CLK) state <= in; 
assign out = state; 

Но этот код не работает. Мне нужно: out[0] = in[0], out[1] = in[1], out[2] = in[2].

Answer 1

Проблемы с давая код:

• CLK определяется как 3-битовым входом в, должен быть 1-битный
• недостающее точку с запятой (;) на первой линии
• отсутствующее ключевое слово endmodule

FYI: Объявив out как output reg Промежуточный пункт state опустить.

module test (
    input  [2:0] in, 
    input   CLK, // <-- CLK is single bit 
    output reg [2:0] out // <-- out is a reg type 
    ); // <-- semicolon here 

    always @(posedge CLK) 
    out <= in; // <-- synchronous assignment 

endmodule // <-- keyword