2015-11-12 10 views
-2

В Verilog HDL описывается аппаратное обеспечение, способное генерировать тактовую частоту f 0 примерно 3 Гц. Отобразите эти часы, подключив его к светодиоду LD7, чтобы проверить свой подход. Я пробовал много, но не смог получить правильный выход.как написать код для этого?

Прибор: -Basys2 Spartan3e

+2

Что вы попробовали? Отправьте его здесь. Хорошо быть в состоянии помочь – letsc

+0

Также у вас должны быть входные часы некоторой частоты? – Morgan

ответ

1

дам шаги (не код), чтобы создать часы делитель, который является то, что вам нужно здесь.

  1. Скажите, что часы имеют частоту f. Создайте счетчик, который рассчитывается от 1 до f/2.
  2. Скажите, что ваше новое разделенное имя часов clk_new. Инициализируйте этот clk_new до нуля.
  3. Когда значение счетчика находится в максимуме (которое равно f/2), переключите clk_new. вы можете сделать это clk_new = ~ clk_new; , а также сбросить счетчик до нуля и снова начать подсчет.

Напишите код, и если он не работает, напишите здесь. Мы можем помочь.