Altera Quartus II «Ошибка (12061): невозможно синтезировать текущий дизайн - верхний раздел не содержит никакой логики»

Question

Недавно я начал работать с FPGA и пытался запустить базовую программу VHDL. Мой код предназначен для ввода входов от 10 коммутаторов и отображения их на 10 светодиодных выходов на моей плате dev, но когда я пытаюсь запустить анализ/синтез, я получаю ошибку в заголовке. Анализ отдельного файла при запуске «Анализ текущего файла» не дает ошибок. Аналогичный пост был сделан here, но решение там мне не помогает. У меня есть только один файл в моем проекте, и я уверен, что он был определен как объект верхнего уровня.

library IEEE; use IEEE.STD_LOGIC_1164.all; 

entity sw_to_led is port(
    SW: in bit_vector(9 downto 0); 
    LED: out bit_vector(9 downto 0)); 
    end sw_to_led; 

architecture behavior of sw_to_led is 
    begin 
     LED <= SW after 5ns; 
    end behavior; 

Answer 1

Я думал, что файл верхнего уровня должен иметь такое же имя, что и указанный «верхнего уровень объект проекта», вместо самого объекта. Я научился читать и изменять имя фактического объекта в соответствии с тем, что было указано, и оно устранило проблему.

Answer 2

1) Является ли имя файла vhdl таким же, как имя объекта sw_to_led.vhd?
2) Есть ли уже разделы в вашем дизайне? Если да, вы можете попробовать создать новый Quartus-Project с помощью «New Project Wizard» и добавить только файл sw_to_led.vhd.

Кстати, after 5ns не синтезируется. Его следует использовать только в симуляции. Но для Quartus это не ошибка.