chisel

1зной

1ответ

Долото: доступ к параметрам модуля от тестера

Как получить доступ к параметрам, используемым для построения модуля из тестера, который его тестирует? В приведенном ниже тесте я передаю параметры явно как модулю, так и тестеру. Я бы предпочел не п

scala chisel 2015-05-20

---

0зной

1ответ

Добавление пакета uncore в проект долота

В rocket repo есть файл rocc.scala, в котором описывается интерфейс rocc, я хочу построить его код Verilog и посмотреть код. Моя проблема заключается в том, что я не знаю, как я могу импортировать дру

scala riscv chisel rocket 2015-05-20

---

1зной

1ответ

Как можно вывести ширину из сплющенного Bundle?

Я пытаюсь подключить BlackBox к произвольному Bundle, но вывод ширины, похоже, не работает с функцией fromBits. Следующие отлично компилируется: class testBundle extends Bundle { val io1 = Bool(I

chisel 2015-05-29

---

2зной

1ответ

Как создать асинхронный Verilog сброса всегда блоки с долотом

Зубило генерируют всегда блоки с только часы в списке Чувствительность: always @posedge(clk) begin [...] end Можно ли настроить модуль использовать асинхронный сброс и генерировать всегда блок

verilog fpga chisel 2015-04-21

---

0зной

1ответ

Как изменить временные рамки файла VCD?

Я пытаюсь использовать Chisel в проекте «real-world», и я пишу часть кода testbench в C++. Это хорошо работает, я вижу все свои сбрасываемые сигналы в файле dump.vcd с gtkwave. Но у меня есть проблема

c++ fpga chisel 2015-06-17

---