qsys

0зной

2ответ

Использовать dma transfert с Cyclone V Avalon-MM для PCIe

Возможно ли сделать передачи DMA с ядром IP «Cyclone V Avalon-MM for PCIe», предоставленным altera в Qsys (quartus 14.0)? Altera предоставляет ip-core с именем «Cyclone V Avalon-MM DMA for PCIe», чтоб

dma altera pci-e quartus qsys 2015-02-11

---

1зной

1ответ

Как использовать новый компонент, созданный в Qsys, для векторизации/группировки многих сигналов

В Qsys я использую двенадцать входных параллельных портов (давайте назовите их pio1 - pio12), каждый порт составляет 12 бит. Эти параллельные порты получают значения из блока vhdl в схеме Quartus. В с

altera quartus qsys 2015-04-08

---

0зной

1ответ

Verilog Ports in Generate Loop

По причинам, которые нельзя избежать (требования Qsys), у меня есть несколько модулей Verilog, которые в конечном итоге имеют множество портов, с которыми было бы намного легче работать, если бы они б

verilog quartus qsys 2016-02-14

---

0зной

1ответ

Может ли QSys повторно выполнять пользовательский компонент, чтобы генерировать IP?

У меня есть пользовательский компонент QSys, который создает пару Altera IP. Altera IP также имеет форму файлов .qsys. Возможно ли, чтобы Qsys рекурсировала через мой пользовательский компонент и созд

fpga altera quartus qsys 2016-04-04

---

0зной

1ответ

Несколько отправителей прерываний в одном периферийном устройстве в Qsys

Использование Qsys (Quartus II x64 15.0.1 build 150) Я создал систему с Nios2/e и несколькими стандартными периферийными компонентами. Я также добавляю свой пользовательский компонент с 1 MM-Slave и 2

fpga altera nios quartus qsys 2015-10-07

---

0зной

3ответ

Я хочу реализовать схему в моем DE1-SOC на основе SDRAM, с чего мне начать? (Я уже закончил часть)

Я хочу сделать простой проект, на котором я нагрузить 10 номеров в SDRAM моего Altera DE1-SOC готов быть принята в качестве входных данных для логического блока я создаю, логика единица только выполня

verilog fpga synthesis qsys 2016-09-23

---