Может ли кто-нибудь дать мне подсказку, почему этот интерфейс с модами и блоками синхронизации может не работать? interface axis (input logic aclk);
logic [15:0] tdata_s;
logic tvalid_s;
logic tr
мне было интересно, есть ли разница в производительности в системном Verilog при выполнении строки сравнения при использовании этих двух различных методов: 1. str.compare(other_str);
2. str == other
я следующий код в одном из моего монитора: virtual task run_phase(uvm_phase phase);
forever begin
mon_trx = tx_upconv_in_transaction::type_id::create("mon_trx");
wait (vif.chind2 == 32