0зной
1ответ
SystemVerilog - идти по всему члену ребенка от родительского класса
1зной
1ответ
Как проверить свойство класса SV
0зной
4ответ
UVM: создайте задачу, которая вызывается каждые 100 циклов для всего компонента.
1зной
1ответ
0зной
1ответ
1зной
1ответ
0зной
1ответ
Как объявить виртуальный интерфейс с параметрами в верхнем модуле (в тестовом банке)?
0зной
1ответ
Создание имени модуля с определением макроса