system-verilog

0зной

1ответ

System Verilog Возвращаемое значение функции в качестве параметризованного вектора бит

Мне нужно создать функцию в системном verilog с возвращаемым значением в качестве параметризованного битового вектора. Мой код выглядит следующим образом: class my_class #(parameter ADDR_WIDTH = 32);

verilog system-verilog 2013-08-20

---

3зной

1ответ

Зарегистрировать смещения из одного исходного файла в исходном дереве systemverilog

Я хотел бы создать структуру исходного файла, чтобы смещения регистров в моем системном дизайне были получены из одного файла по всему проекту. Мотивация заключается в том, что все регистрационные зап

design-patterns fpga system-verilog 2013-08-20

---

6зной

2ответ

Программный блок SystemVerilog против традиционного testbench

Есть ли какие-либо функции SV, которые предлагает программный блок, которые нельзя дублировать другими способами? Менее конкретный вариант этого вопроса: должен ли я беспокоиться о программных блоках

unit-testing testing verilog system-verilog 2013-08-23

---

4зной

2ответ

Как получить доступ к внутреннему регистру внутри модуля в SystemVerilog?

У меня есть Architechture/топологии, как, что в моих Verilogs: http://i.imgur.com/irIsD40.png Как я могу получить доступ к внутренней рег IntReg, что это не вход/выход в IntModule, чтобы сделать что-т

bind internal system-verilog 2013-08-27

---

1зной

1ответ

FIFO Моделирование с использованием почтовых ящиков

Я пытаюсь понять следующий код для FIFO, используя почтовые ящики. Я могу понять большинство из них, но void'(FIFO.tryput(write_data)); // nonblocking write и void'(FIFO.tryget(read_data)); // nonbloc

system-verilog 2013-08-28

---