system-verilog

3зной

1ответ

UVM: незаконное сочетание предупреждения водителя и процедурного назначения

У меня есть испытательный стенд UVM для небольшого блока в моем чипе. В этом есть агент с драйвером, который приводит данные на виртуальном интерфейсе, который выглядит примерно так: interface my_if (

system-verilog uvm 2013-10-08

---

1зной

1ответ

Включить функцию вызова функции/метода

Возможно ли синтезировать сигнал разрешения, который утверждает в цикле, если и только если в этом цикле задействован метод/задача интерфейса? Требуется что-то похожее на следующее: interface RAM (log

verilog system-verilog hdl 2013-10-09

---

-1зной

1ответ

Verilog утверждение: антецедент импликации никогда не удовлетворенного

property p_no_glitch; logic data; @(in[i]) disable iff (!rst_n) (1, data = !in[i]) |=> @(posedge clk) (in[i] == data); endproperty : p_no_glitch CHECK_GLITCH : assert

system-verilog system-verilog-assertions 2013-10-09

---

4зной

1ответ

Могу ли я установить перечисление с его числовым значением?

Я хочу установить перечисление с числовым значением. Является ли следующий код законным для SystemVerilog? `define DEC_ADDR 32'hC001CAFE typedef enum bit [31:0] { ILLEGAL_ADDR_0=0, DEC_ADD

enums system-verilog 2013-10-10

---

0зной

1ответ

Запрос фазы UVM

У меня есть пара вопросов относительно фаз UVM build() и run(). Они могут быть применимы и к другим методам проверки, а также a> Почему фаза build() выполняется в порядке сверху вниз. Означает ли это,

system-verilog uvm 2013-10-14

---

2зной

2ответ

Как рандомизировать содержимое очень большой памяти?

Мне нужно рандомизировать большую память. Все данные содержатся внутри модулей защелки - 1 на бит. Как исправить следующее? // Quick mock up of the memory, which I can't change `define WIDTH 64*144

random verilog system-verilog 2013-10-14

---

0зной

1ответ

Генерация часов на тестовом стенде верхнего уровня SystemVerilog

Я просто попробовал пример SystemVerilog. Верхний уровень тестбенча выглядит следующим образом: module top(); // `timescale 1ns/1ps reg_intf intfc(.clk(Clk)); register_m dut (intfc);

verilog system-verilog 2013-10-15

---

0зной

1ответ

Расширение макросов Verilog

Есть ли какой-нибудь инструмент (например, ncverilog, VCS, synplify, vivado и т. Д.), Который позволяет увидеть расширенный вывод макроса Verilog или SystemVerilog? Я собираюсь написать сценарий для р

macros verilog system-verilog 2013-10-15

---