Целочисленные входные порты в verilog simillar для vhdl?

Question

Я новичок в verilog. Я построил свой код, используя целые входы и выходы в vhdl. Теперь я хочу построить тот же код в verilog. Но я узнал, что входные порты в verilog не могут иметь целочисленный тип. Что можно сделать. Я бы предпочел ответ, который синтезируется.

-код VHDL:

LIBRARY ieee; 
USE ieee.All; 
use IEEE.std_logic_1164.all; 
use IEEE.std_logic_unsigned.all; 

ENTITY adder_5 IS 
PORT (
a : IN integer ; 
b : IN integer; 
c : OUT integer 
); 

END adder_5; 
ARCHITECTURE add OF adder_5 IS 
BEGIN 
c<= (a rem 32) + (b rem 32); 
END add; 

Answer 1

Целые в Verilog и целые числа в VHDL не то же самое. В VHDL целое число представляет собой подписанное 2-состояние типа с не менее чем 32 битами. В Verilog целое число представляет собой 32-разрядную подписанную 4-разрядную переменную . Так, в Verilog,

integer a; 

и

reg signed [31:0] a; 

эквивалентны. В Verilog входные порты должны были быть чистыми типами, поэтому целочисленные входные порты не были разрешены. Однако выходным портам разрешалось быть переменными, поэтому выходной порт мог бы быть целым числом. Таким образом, вы можете заменить VHDL входных чисел с и выходные целые числа с integer и ваш код в Verilog является

module adder (input wire signed [31:0] a, b, output integer c); 

    always @(*) 
    c = a%32 + b%32; 

endmodule 

или, возможно, для consistancy:

module adder (input wire signed [31:0] a, b, output reg signed [31:0] c); 

http://www.edaplayground.com/x/5PZe

Так, целые позволялось в выходных портах, но не в входных портах.

Answer 2

Вы можете напрямую использовать integer с портом в Verilog.

Пожалуйста, обратите внимание, что использовать число, а не INT в Verilog. Потому что,

int is a 2 state type, having only 2 values 1 & 0. But integer is 4 state type, having 4 values - 0, 1, x, z.

module top (a); 
    input integer a; 
endmodule