vlsi

1зной

2ответ

Как я могу использовать оператор $ display в блоке последовательности, чтобы отобразить некоторую информацию в System Verilog Assertions (SVA)?

Я хочу, чтобы последовательности блоков отображали некоторую информацию, пока они выполняются. .: например sequence A; a; $display ("Signal A asserted here"); endsequence Я попробовал этот код, н

system-verilog vlsi asic system-verilog-assertions 2017-02-02

---

1зной

2ответ

Целочисленные входные порты в verilog simillar для vhdl?

Я новичок в verilog. Я построил свой код, используя целые входы и выходы в vhdl. Теперь я хочу построить тот же код в verilog. Но я узнал, что входные порты в verilog не могут иметь целочисленный тип.

vhdl verilog vlsi 2016-04-16

---

-3зной

1ответ

8-разрядная ошибка толерантного сумматора в vhdl. Я пробовал использовать коды, но они, похоже, не работают

«Беззнаковый 8-разрядный терпеливый тонер», чтобы добавить два 8-разрядных номера в «код VHDL». Я уже пробовал код ниже. Он дает эти ошибки ** Ошибка: C: /Modeltech_pe_edu_10.4a/examples/etl1.vhd (34)

vhdl vlsi 2016-04-28

---

-2зной

1ответ

Какова будет схема для счетчика с осциллирующим 1s (1000, 0100, 0010, 0001, 0010, 0100)?

У меня есть базовое понимание пользовательского счетчика. Я знаю метод для реализации (8,4,2,1,2,4) счетчика, то есть с использованием FSM, но я не могу понять, как схема будет реализована?

verilog counter circuit vlsi 2017-01-03

---

-1зной

1ответ

Проверьте результаты синтеза онлайн?

Есть ли какой-либо инструмент/приложение, доступное в Интернете, которое помогает мне проверить синтезированный вывод RTL? Примера: Я написал несколько RTL коды (в Verilog) и хочу проверить -> Если си

verilog synthesis vlsi 2016-11-15

---