hdl

0зной

1ответ

Почему результат Q есть X?

Я использую Xilinx 14.7 для тестового моделирования. Этот код является обычным из моей японской книги Verilog. * Извините, если мой английский недостаточно хорош. * Помогите мне пожалуйста Verilog код

verilog simulation system-verilog xilinx hdl 2016-08-22

---

0зной

1ответ

Verilog, generate/loop с параметризованным объявлением массива

Я пытаюсь найти максимальное значение внутри параметризованного массива, я смотрел на это post и наткнулся на forloop-generate. Единственное изменение, которое я хочу сделать, это изменить этот подход

arrays verilog system-verilog hdl 2016-08-29

---

0зной

1ответ

Как выбрать одну из лучших архитектур в VHDL (из одного файла)?

У меня есть 3 основные архитектуры для vhdl top в conf_gate.vhd. В каждой архитектуре я хочу выбрать одну из двух модификаций (зависит от значения константы). Можно ли выбрать одну из архитектур, испо

vhdl hdl 2016-09-19

---

-1зной

2ответ

Ошибка синтаксиса в выражении if в vhdl

Я новичок в VHDL. Я пытаюсь найти код, чтобы определить, является ли бит-вектор четным (не используя hamming weight of bit vector). Код я написал это: entity hw_mod is generic( bits:integer ); port

vhdl hdl 2016-09-24

---

-4зной

2ответ

Если Verilog и VHDL являются "HDL (Язык описания оборудования)", что такое Python, Java и т. Д.?

Я студент-программист. Если Verilog и VHDL являются "HDL (Язык описания оборудования)", что такое Python, Java и т. Д.? Просто «язык программирования»?

python programming-languages vhdl verilog hdl 2016-08-22

---

0зной

2ответ

Ошибка синтаксиса около конца в Verilog

Я пишу код Verilog, чтобы дать все возможные комбинации входов для мультиплексора 4: 1. Вот испытательный стенд для того же, чтобы проверить код: module FouthQuestion_tb; reg d0, d1, d2, d3, s0, s1;

verilog hdl 2016-09-10

---