riscv

    1зной

    1ответ

    Мы разрабатываем многоядерный процессор с архитектурой RISCV. Мы уже портировали Linux для одноядерного RISCV-процессора, и он работает на нашей собственной платформе на основе FPGA с корневыми файлам

    1зной

    1ответ

    Я новичок в Scala, и я пытаюсь понять архитектуру RISC-V. Я наткнулся на эту часть кода, на которую я часами смотрел, не понимая. val csignals = ListLookup(io.dat.inst,

    1зной

    2ответ

    У меня есть аппаратный дизайн в Verilog, разработанный на основе процессора Vscale Беркли. Для тестирования дизайна я хочу скомпилировать некоторые C-программы и генерировать шестнадцатеричные файлы.

    1зной

    1ответ

    Мы хотим подключить Linux для одноядерного процессора RISCV на FPGA. Между тем, ядро ​​Linux будет оснащено проходом LLVM. Мои сомнения: 1. Можно ли использовать инструментальную шестерню riscv-llvm д

    0зной

    1ответ

    Я пытаюсь построить 64-разрядный регистр, в котором сигнал разрешения записи может быть настроен для каждого флип-флопа отдельно. Использование RegEnable объект, var test = RegEnable(UInt(5),Bool(true

    1зной

    2ответ

    я получаю следующее сообщение об ошибке при компиляции RISCV Verilog HDL на Xilinx ISE: Это говорит «неподдерживаемый Система вызова функции» в следующем коде в строке 296 в модуле vscale_pipeline 295

    1зной

    1ответ

    Я пытаюсь отобразить ракету-чип riscv на альтернативный циклон 2 FPGA. Я могу генерировать симфолифы (с программным обеспечением Altera Quartus 2) из ​​файла Top.DefaultFPGAConfig.v с именами, такими

    1зной

    1ответ

    Я хотел бы очистить выделенные строки кэша или весь кеш данных реализации RISCV Rocket Chip. Есть ли специальная команда ISA для достижения этой цели, например, CFLUSH (x86) или запись на сопроцессор