test-bench

2зной

1ответ

8-битный компаратор с 4-битным компаратором - неопределенные выходы

У меня есть следующий код, который правильно сравнивает числа, когда они равны или больше друг друга. Однако он не генерирует меньше, чем выход. Он всегда выскакивает как неопределенный. Что мне здесь

undefined verilog comparator test-bench 2017-01-30

---

0зной

1ответ

Назначить первый регистр нулю и не писать

Я новичок в Verilog, пытаясь создать файл регистра, который содержит 32-битные регистры. Я могу правильно писать и читать все, однако первый регистр (назовем его как R0), который находится по адресу 5

verilog cpu-registers test-bench 2017-01-30

---

2зной

1ответ

Задержка сигнала в VHDL Testbench

Я хотел бы поместить задержку на сигнал в своем тестовом стенде. Проблема в том, что мне нужны сотни тактовых циклов, и поэтому я не хочу использовать сотни промежуточных сигналов. Поскольку это прост

vhdl test-bench 2016-12-12

---

0зной

1ответ

verilog 4bit mux test bench code дает x

не может поместить мой палец на почему это не работает, я управлял имитацией на игровой площадке eda, и я получаю «x» в выходе каждый раз, когда выбор изменяется на 0. I правильно получить «1», когда

verilog mux test-bench 2016-12-14

---

-1зной

1ответ

Моделирование VHDL, что такое правильная дельта?

Я в настоящее время реализую MUX, и для проверки этого я создал генератор и монитор, чтобы хорошо генерировать данные в качестве входных данных и контролировать их вывод. MUX берет интерфейс Avalon St

vhdl simulation test-bench 2016-12-21

---

-1зной

1ответ

кофе моделирования автомат в Verilog с испытательным стендом выпуска

Я написал Verilog код для простого кофе автомата с входами 25ps, 50ps, 75PS и 1 в "00", "01", "10" и "11" соответственно. Стоимость кофе - 1 руб. Если вставлено более 1rs, баланс будет возвращен. Этот

verilog fsm test-bench 2016-11-10

---

0зной

2ответ

Является ли синтаксис синтаксиса $ во время моделирования после маршрута в verilog HDL

Я пытаюсь контролировать один внутренний сигнал во время моделирования после маршрута. Так что я использовал $display синтаксис в коде Verilog. Однако в консоли ничего не отображается. Я использовал с

verilog verification test-bench 2017-02-23

---

-2зной

1ответ

выход высок перед ожидаемым фронтом часов в детекторе последовательности в верилоговом коде

Sir, Я написал код верилога для детектора последовательности «1011». Но в симуляции выходной сигнал высок, когда он получает «101». то есть. это высокий один такт перед фактическим фронтом часов. Пожа

case verilog sequence test-bench 2016-11-16

---